(tiếp theo)
3. Thử nghiệm cách thiết kế mạch điện
Sau khi việc thiết kế mạch điện IC (Integrated Circuit) hoàn tất, kỹ sư thiết kế sử dụng nhu liệu phân tích mạch điện trong mạch IC để kiểm soát tính chất toàn vẹn của các mạch điện thiết kế và dự đoán kỹ năng chi phối của mạch điện.
Không giống như thiết kế mạch điện trên tấm bảng (board-level design) bao gồm các bộ phận rời rạc và không thể thực hiện một bảng mạch điện mẫu (breadboard) cho mạch IC trước khi sản xuất. Hơn nữa, chi phí cao của mặt nạ “photolithographic” và điều kiện tiên khởi sản xuất khác cần thiết để thiết kế mạch điện sao cho có được con chip là gần hoàn hảo nhất trong việc chế tạo lần đầu tiên. Chạy mạch điện với nhu liệu SPICE là tiêu chuẩn trong ngành kỹ nghệ semi-conductor để kiểm chứng mức độ các mạch điện chạy trước khi đưa vào sản xuất con chip.
Trong tiến trình giám định mạch điện (SPICE SIMULATION), nổi bật nhất là văn bảng liệt kê (netlist) mô tả các yếu tố trong mạch điện như transistor, điện trở, tụ điện, v.v…, kết nối của các phần tử này, và diễn dịch bằng những phương trình dùng tính ra đáp số.
Test Floor
4. Định nền tảng kế hoạch
Trong giai đoạn này, tất cả thành viên trong ê-kip họp để bàn thảo chi tiết công việc cho các nhóm hỗ tương nhau trong tiến trình chế tạo con chip điện tử. Từ lý thuyết thiết kế, fab chế tạo IC mẫu, fab sản xuất, lập trình thử nghiệm (probe & test programs), phòng thử nghiệm ( lab & test floor), cơ sở sản xuất…
5. Kiểm soát các thiết kế mạch điện
Kiểm soát sự khả thi của cách thiết kế mạch điện khi đưa vào khâu sản xuất. Giám định khả năng đình trệ sản xuất nếu có và phương cách thay đổi lịch trình sản xuất cho kịp thời điểm tung ra thị trường.
6. Thiết kế layout
Chuyên viên layout dùng nhu liệu thiết kế tạo ra những tầng lớp ghép hỗ tương lên nhau, nhiều hay ít lớp (mask) tùy theo con chip điện tử đơn giản hay phức tạp. Sự sắp đặt thứ tự lớp lang các tầng lớp này tuy phải theo tiêu chuẩn layout ấn định nhưng vẫn phần nào do kinh nghiệm và kỹ năng của chuyên viên layout để mạch điện không dễ bị rỉ ra (leakage) hay dễ dàng tiếp nhận nguồn điện năng mà không bị quá tải làm cháy IC. Nhất là các mạch điện bảo toàn ESD (ElectroStatic Discharge).
7. Phân giải thời gian tính mạch điện layout
Khi thiết kế layout, mạch điện qua các lớp mask phải đáp ứng đúng như kết quả lý thuyết về thời gian tính và năng suất khi tích hợp các lớp mask với nhau. Đôi khi, cấu trúc tích hợp cần phải thay đổi để có được kết quả như lý thuyết thiết kế. Có trường hợp phải chế tạo đợt chip mẫu để thử nghiệm xem kết quả đạt được ra sao, có cần thay đổi hay chỉnh sửa mask nào hay không? Đối với con chip mang tín hiệu hỗn hợp analog/digital (mixed signal device), việc chỉnh sửa mask thường xảy ra trong tiến trình sản xuất IC.
Các giai đoạn: 8 – Thiết lập mô hình thử nghiệm tự động 9 – Thiết kế mô hình sản xuất 10- Thiết lập các mặt dữ liệu 11- Chế tạo Wafer 12- Kiểm tra Die 13 – Đặt ghép die mô hình sản xuất 14 – Thử nghiệm đặc tính con chip 15 – Lập bản đặc tính kỹ năng 16 – Phương thức sản xuất 17 – Phân tích độ bền 18 – Phân tích các trường hợp chip hư – sẽ được tiếp tục vào số báo TRẺ tuần tới.
Chú thích: Quý độc giả có thể xem PHẦN I, PHẦN II ở website http://baotreonline.com/Doi-song/Ban-co-biet/hinh-thanh-con-chip-in-t.html.
Timing Analysis
(còn tiếp)